LA M2 P2K7
LAPORAN AKHIR PERCOBAAN 2 (M2 FLIP FLOP)
komponen dalam proteus:
1. IC T Flip Flop (74LS112)
2. Sumber
3. Ground
4. Logic Probe
5. SW-PSDT
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian
[Kembali]
Untuk Prinsip kerja dari rangkaian nya, yaitu:
• Pada rangkaian percobaan di atas terdapat T flip flop, dimana T flip flop ini dibuat menggunakan J-K flip flop dan input dari kaki J dan K dihubungkan menjadi 1. Pada rangkaian, input R-S akan aktif jika berlogika 0 atau active low.
• untuk kondisi 1, Input S dihubungkan ke B1= 1, sedangkan input R dihubungkam ke B0 berlogika 0. Input J-K dihubungkan menjadi satu ke VCC sehingga berlogika 1 dan T diabaikan, dihasilkan lah kondisi Q = 0 dan Q' = 1, hal ini berarti output dalam kondisi Reset.
• untuk kondisi 2 , Input S dihubungkan ke B1= 0, sedangkan input R dihubungkam ke B0 berlogika 1. Input J-K masih dihubungkan menjadi satu ke VCC sehingga berlogika 1 dan T juga masih diabaikan, dihasilkan lah kondisi Q = 1 dan Q' = 0, hal ini berarti output dihasilkan dari R - S Flip Flop yang aktif ketika ada logika 0, dan ouputnya dalam kondisi Set.
• Pada kondisi 3, T dihubungkan ke clock, sedangkan untuk B0 berlogika 1 dan B1 berlogika 1, sehingga untuk inputan R - S dalam kondisi terlarang, dan ini kita akan tinjau untuk kondisi inputan J dan K, untuk J-K Flip Flop berapa pun inputannya akan menghasilkan output jika terdapat Clock. Pada kondisi ini J - K Flip Flop berlogika 1 karna dihubungkan ke sumber, sehingga output yang dihasilkan Toogle.
5. Video Rangkaian
[Kembali]
Percobaan 2
1. Analisa Input dan output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian Flip Flop
Jawab:
Berdasarkan data percobaan T Flip-Flop terdapat 4 kondisi dengan input B0 yang dihubungkan ke R, B1 ke S, B2 = T, dan adanya J - K yang dihubungkan ke sumber, dan nanti B2 dihubungkan ke clock. Pada T Flip-Flop terdapat inputan J - K, karena T Flip Flop ini merupakan rangkaian sederhana dari J - K Flip-Flop.
- Dilihat dari kondisi 1, dimana inputan kaki T(B2) diabaikan, Input B1 = 1, B0 = 0, sehingga output yang dihasilkan Q = 0. Q' = 1. Hal ini dikarenakan untuk outputnya dilihat terlebih dahulu dari inputan B1 dan B0 yang merupakan R-S Flipflop, dimana B0 = 0, sehingga aktif low didapatlah output dalam keadaan Reset. Berarti pada kondisi 1, untuk menentukan outputnya menggunakan rangkaian dalam R - S Flip-Flop, karena input lainnya diabaikan.
- Pada kondisi 2, B1= 0, B0 = 1, untuk T(B2) masih diabaikan logika. Pada kondisi ini kita juga terlebih dahulu melihat inputan dari R dan S, dapat dilihat pada kaki Set berlogika 0, sehingga aktif low dan output dihasilkan dari prinsip R-S Flip Flop, J-K Flip Flop diabaikan. Output yang didapat, yaitu dengan Q = 1, Q' = 0.
- Pada kondisi 3, dengan B1 dan B0 berlogika 0 dan T(B2) diabaikan, maka output yang dihasilkan Q=1 dan Q'=1. Hal ini dikarenakan terciptanya output yang kontradiksi.
- Pada kondisi 4, T dihubungkan dengan clock, dengan B0 dan B1 berlogika 1. Sehingga pada R-S terjadi kondisi terlarang, lalu kita melihat dari inputan J-K yang terdapat adanya Clock. Maka ini Sesuai dengan prinsip J-K ketika berlogika 1 dan adanya Clock terjadi kondisi Toogle.Untuk Rangkaian T-Flip Flopnya.
Ini merupakan rangkaian kondisi toogle Saat clock berlogika 0 awalnya. Ketika clock ber logika 1, di dapat ouput Q=1. Q'=0.
HTML klik disini
Video Percobaan klik disini
Rangkaian Percobaan 2 klik disini
Datasheet T flip-flop klik disini
Komentar
Posting Komentar