LA M2 P1K10

LAPORAN AKHIR PERCOBAAN 1 (M2 FLIP FLOP)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. Panel DL 2203D  

2. Panel DL 2203S 

3. Jumper

3. Rangkaian Simulasi [Kembali]

1. Kondisi 1 - 3

2. Kondisi 4 - 6

3. Kondisi 7

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan ini kita menggunakan rangkaian J-K Flip Flop dan D Flip Flop dengan 7 kondisi dan inputan B0 yang dihubungkan ke R, B1 dihubungkan ke S, B2 dihubungkan ke J, B3 dihubungkan ke Clock pada J - K Flip Flop , B4 dihubungkan ke K, B5 dihubungkan ke D dan B6 dihubungkan ke Clock pada D Flip Flop. Seperti yang kita ketahui Flip Flop adalah rangkaian elektronika yang memiliki 2 kondisi stabil. 

Pada setiap jenis Flip Flop menggunakan inputan R dan S, hal ini karna R - S Flip Flop, merupakan Rangakain dasar Flip Flop.

Jadi, Pada rangkaian kita terlebih dahulu melihat inputan R dan S, jika salah satu inputan ada berlogika 0, maka R - S Flip Flop akan aktif (aktif low) dan output yang dihasilkan adalah dari R - S Flip Flop tersebut. 

Pada rangkaian J-K Flip Flop hal yang pertama kali diliat itu adalah clocknya apakah clocknya aktif low atau aktif high apabila aktif low maka syarat untuk aktifnya rangkaian tersebut harusnya bernilai 0. Misalnya Pada J - K Flip Flop, terdapat Kondisi pada inputan R(B0) berlogika 0, dan S(B1) berlogika 1, maka pada kaki R akan terjadi Aktif Low, sehingga menghasilkan inputan Q=1, Q'=0, dan inputan J - K diabaikan.

Ketika R dan S keduanya berlogika 0, maka untuk output akan tetap. Tetapi, ketika R dan S sama sama berlogika 1, ini akan mengakibatkan kondisi terlarang, dan untuk outputnya kita lihat pada inputan J - K Flip Flop. 

J - K Flip Flop ini adalah Flip Flop yang tidak memiliki kondisi terlarang, jadi berapapun inputnya, asalkan terdapat Clock akan menghasilkan Output. Tetapi ketika inputan J dan K sama sama berlogika 1, maka akan terjadi kondisi Toogle.

Selanjutnya pada D Flip Flop, nah dalam D Flip Flop ini merupakan Rangakain sederhana dari R - S Flip Flop, tetapi inputan R nya di Not kan.

Pada D Flip Flop ketika terjadi don't Care maka untuk output nya bisa dilihat pada R - S Flip Flop.

Jika inputan D berlogika 0, maka untuk outputnya akan tetap. Pada D Flip Flop ini clocknya aktif high yang dimana syarat dari aktif high ini tersendiri inputnya harus bernilai 1 baru lah rangkaiannya dapat aktif dan akan menghasilkan nilai Q= 1, Q' = 0. 

     

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Percobaan 1

1. Analisa input dan output pada masing - masing kondisi, buatkan prosesnya menggunakan rangakain Flip Flop!
Jawab:

Berdasarkan data percobaan yang telah diperoleh terdapat 2 pembagian output, yaitu dari J-K Flip Flop dan D Flip Flop. Untuk rangkaian dalam dari keduanya, yaitu:

- Rangkaian J-K Flip Flop

- Rangkaian D Flip Flop

Pada kondisi 1 - 7 terdapat beberapa inputan pada rangkaian Flip Flop, yaitu:

B6 = Clock pada D Flip Flop

B5 = input D pada D Flip Flop

B4 = input K pada J - K Flip Flop

B3 = Clock pada J - K Flip Flop

B2 = input J pada J - K Flip Flop

B1 = Input S (aktif low)

B0 = input R (aktif low)

• Lalu kita masuk ke kondisi 1, dapat dilihat pada kondisi 1 inputan yang digunakan dari B1 yang berlogika 1, dan B0 berpogika 0. Dikarenakan B1 adalah input kaki S dan B0 pada kaki R, sehingga hal ini kita tinjau sesuai R - S Flip Flop terlebih dahulu. Dimana R - S Flip Flop ini aktif low (aktif ketika berlogika 0). Dapat dilihat pada kaki R berlogika 0, maka kaki R(B0) akan aktif, sehingga didapatkan output pada Q = 0, Q' = 1 atau dikenal dengan kondisi reset. Pembuktiannya bisa dilihat dari rangkaian dalam Flip Flop R - S berikut:

• Pada kondisi 2 merupakan kebalikan dari kondisi 1, dimana kali ini input S(B1)yang berlogika 0 dan R(B0) berlogika 1. Sehingga tercipta kondisi set dimana Q akan berlogik 1, dan Q' berlogika 0. Kondisi 1 dan kondisi 2 ini mengabaikan inputan lainnya. Dan pada kondisi ini yang terjadi pada D Flip Flop menghasilkan output yang sama dengan J - K Flip Flop. Dimana D Flip Flop ini rangkaian sederhana dari R - S Flip Flop. Sebelum lanjut ke analisa kondisi 3, ini merupakan rangkaian dalam pembuktian kondisi 2:

• Pada kondisi 5, J(B2) = 0, D(B5) = Clock, K(B₄) = 1, B3 = Clock, B6 = 1. Dengan inputan tersebut dihasilkan output yang berlawanan dengan kondisi 4, dimana outputnya Q = 0. Q' = 1. Pada D Flip-Flop karena clocknya tidak aktif (perlunya trigger untuk menghasilkan output yang stabil). 

• Pada kondisi 6, dengan inputan B6 = 0, B5 = X, B4 = 0, B3 = CLK, B2 = 1, B1 = 1, B0 = 1. Memiliki output yang berlawanan dari kondisi 4 baik pada J - K Flip-Flop ataupun D Flip Flop. Hal ini dikarenakan pada kaki J berlogika 1 dengan kondisi R-S tidak aktif. Pada D Flip Flop logika kaki D yang berarti tidak aktif dan clock aktif, Sehingga akan aktif ketika rise time.

• Pada Kondisi 7, seluruh input dari B1, B0, B2, B4 berlogika 1, B3 dihubungban be clock sedangkan B5 dan B6 dalam kondisi don't care. Sehingga pada J- K Flip-Flop terjadi kondisi Toogle.

7. Link Download [Kembali]

HTML klik disini

Download Video Percobaan klik disini

Datasheet D flip-flop klik disini

Datasheet J-K flip-flop klik disini